Логичка синтеза

У електроници, логичка синтеза је процес по коме се апстрактна форма жељеног понашања чипа типично РТЛ се претвара у имплемтнтацију дизајна у смислу логичке капије. Чести примери овог процеса укључују синтезу ХДЛ, укључују ВХДЛ и Verilog. Неки алати могу генерисати низ битова за програмибилно логички уређај као што је ПАЛ или ФПГА, док други циљају на креацију АСКИ кода. Логичка синтеза је један аспект аутомизације електронског дизајна.

Историја логичке синтезе

Корени логичке синтезе се могу пронаћи у раду George Boole (1815 to 1864) што је данас познато као Булова алгебра. 1938 Клод Елвуд Шенон је показао како двовредностна Бзлова алгебра може да опише мењања кола. У раним данима, логички дизајн се користио за управљање репрезентацијама таблица истинитости као Карноовим мапама. Минимизација логике базирана на Карноовим мапама је вођена низом правила како да се уноси у мапи комбинују. Човек мозе да типично ради са мапама које садрже четири до шест променљивих.

Први корак ка аутомизацији логичке минимизације је било увођење Квајн–Макласкијевог алгоритама који је могао да се имплементира на рачунару.

Данас, много ефикаснији Еспресо истраживачки логички умањивач је постао стандардна алатка за ову операцију. Такође, еволуцијом компонената од дискретне логике до програмибилних логичких низова (ПЛА) досло је до потребе за ефикасниом минимизацијом другог степена, посто овакав приступ смањује простор у ПЛА. Ипак, логичка кола другог степена су ограничене важности у интеграцији великих система, већина дизајнова користи више различитих нивоа логике. Шта више сви РТЛ или Описи понашања користе различите степене логике а не само два.

Рани систем за дизајн више степене логичке репрезентације кола је био ЛСС фирме IBM. Користио је локалне трансформације да упрости логку. Рад на ЛСС и Јорковом силиконском рачунару је изазвао рапидан прогрес у логичкој синтези 1980. Неколико универзитета је помогло тако што је свој рад обелоданило широј јавности. Најзначајнији су СИС Берклу, РАСП Лос Анђелес, БОЛД Боулдер. За десетак година технологија је почела да се користи комерциално.

Логички елементи

Логички дизајн је корак у циклусу стандарда дизајна у коме је функционалан дизајн електронског кола конвертован у репрезентацију булове алгебре, аритметичке операције, контролисан проток, идр. Чест испис овог корака је РТЛ опис. Логички дизајн је често праћен и дизајном кола. У модерној аутомизацији електронског дизајна делови логичког дизајна могу бити аутоматизовани користећи алате синтезе висогог степена базиране на опису понасања кола.

Различите репрезентације Боолеан операција

Логичке операције се обично састоје од И, ИЛИ , НИ, КСИЛИ операција, и представњају најосновије форме операција у електронском колу. Аритметичке операције се обично имплементују са коришћењем логичких оператора. Кола као сто су бинарни множилац или бинарни додавч су примери много комплекснијих бинарних операција које се могу имплементирати користећи основне логичке операторе.

Синтеза високог степена

Са циљем повећања продуктивности дизајнера, научни рад на синтези кола дефинисан на нивоу понажања довело је до појаве комерцијалних решења у 2004,^[1] који су коришћени за комплексне АСИЦ и ФПГА дизајн. Ти алати аутомацки сзнетишу кола Ц нивоа на специфичан ниво трансфера регистра РТЛ, који се може користити као унос за логички проток синтезе нивоа капије.^[1] Данас, синтеза високог нивоа, такође позната као ЕСЛ синтеза, у суштини реферише на синтезу кола од језика високог нивоа као АНСИ Ц/C++, где логичка синтеза реферише синтезу од структуралне или од функционалне до РТЛ.

Логичка минимизација више нивоа

Типичне практичне имплементације логичке функције користе мрезу високог нивоа логичких елемената. Почевши од РТЛ описа дизајна, алата за синтезу конструише одговарајућу Боолеан мрежу различитих нивоа. Даље је ова мрежа оптимизована да користи неколко технолошки независних техника пре него сто се изврше технолошки зависне. Типична цена функције у трајању технолошки независне оптимизације је једнак буквалном броју факторних репресентација логичке функције.

Коначно, технолошки зависна оптимизација трансформише технолошки независно коло у мрежу капија у датој технологији. Једноставна нагађања се мењају са доста конкретнијим. Мапирање је ограничено факторима као сто су слободне капије(логичке функције) у библиотеци технологија, величина драјва за сваку капију, касњење, струја и карактеристике сваке капије.

Види још

Референце

^ ^а ^б EETimes: High-level synthesis rollouts enable ESL^{[мртва веза]}

Литература

Sherwani, Naveed A. (1999). Algorithms for VLSI physical design automation (3rd изд.). Kluwer Academic Publishers. стр. 4. ISBN 978-0-7923-8393-2.
Electronic Design Automation For Integrated Circuits Handbook, by Lavagno, Martin, and Scheffer, ISBN 978-0-8493-3096-4 A survey of the field of Electronic design automation. The above summary was derived, with permission, from Volume 2, Chapter 2, Logic Synthesis by Sunil Khatri and Narendra Shenoy.
A Consistent Approach in Logic Synthesis for FPGA Architectures, by Burgun Luc, Greiner Alain, and Prado Lopes Eudes, Proceedings of the international Conference on Asic (ASICON), Pekin, October (1994). стр. 104–107.
Jie-Hong Jiang; Srinivas Devadas (2009). „Logic synthesis in a nutshell”. Ур.: Laung-Terng Wang; Yao-Wen Chang; Kwang-Ting Cheng. Electronic design automation: synthesis, verification, and test. Morgan Kaufmann. ISBN 978-0-12-374364-0. chapter 6.
Hachtel, Gary D.; Somenzi, Fabio (1996). Logic synthesis and verification algorithms. Springer. ISBN 978-0-7923-9746-5. also as published as softcover ISBN 978-0-387-31004-6 in 2006
Soha Hassoun; Tsutomu Sasao, ур. (2002). Logic synthesis and verification. Kluwer. ISBN 978-0-7923-7606-4.

[EETimes-1] а ^б EETimes: High-level synthesis rollouts enable ESL^{[мртва веза]}

[1]